The Carnot ePMOS project is tackling a long-standing challenge in power electronics: integrating CMOS logic and power components on a single gallium nitride (GaN) chip. While standard CMOS relies on pairs of complementary PMOS and NMOS transistors, GaN-based PMOS devices typically suffer from poor hole mobility, forcing designs to place logic on a separate silicon die. The “e” in ePMOS stands for an electron-conduction approach—detailed in an earlier patent—that replaces hole transport with electrons in the PMOS channel, dramatically shrinking the transistor’s footprint.

Numerical simulations were used to map the design space, identifying parameter sets that maximize on-state current while minimizing off-state leakage. These findings have been published. In parallel, the team fabricated and tested multiple versions of a critical building block: the electrical contact. By varying the thickness and composition of an indium gallium nitride (InGaN) layer, they measured contact properties and pinpointed the optimal configuration, also reported in a scientific paper.

The next phase will combine simulation insights and contact optimizations to build a complete ePMOS transistor. If successful, the technology could yield highly compact power converters, shrinking chargers for laptops, smartphones, and electric vehicles through monolithic GaN logic-and-power integration.

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La technologie CMOS repose sur deux types de composants : les transistors PMOS et NMOS. Les deux jouent des rôles complémentaires : lorsque l'un conduit le courant, l'autre le bloque, et inversement. Leur association permet de réaliser des éléments assurant des fonctions logiques, afin, par exemple, d'effectuer des calculs ou de commander des composants de puissance.

Traditionnellement, ces éléments logiques, fabriqués en silicium, sont disposés sur une puce distincte de celle comprenant le composant de puissance. Mais en recourant à un matériau tel que le nitrure de gallium (GaN), il devient possible de tout rassembler sur une même puce, ce qui contribue à réduire la taille des composants ainsi produits.

Ce travail a été réalisé dans le cadre d'un projet Carnot baptisé « ePMOS », le « e » renvoyant à une approche innovante consistant à s'appuyer sur des électrons pour conduire le courant au sein du transistor PMOS.

L'équipe de recherche s'est en effet appuyée sur de précédents travaux – ayant abouti au dépôt d'un brevet – décrivant une architecture de PMOS en GaN reposant sur la conduction par électrons. Une approche qui permettait de réduire significativement la taille du transistor. Ils ont alors étudié plus en détail ce composant, à travers des simulations numériques.

Ces simulations ont permis de déterminer les paramètres offrant les meilleures performances, c'est-à-dire le courant le plus élevé à l'état passant et le plus faible à l'état bloqué. Des résultats qui ont fait l'objet d'une publication scientifique.

En parallèle, l'équipe d'ePMOS a mené des expérimentations sur une des briques technologiques du composant, dédiée au contact. L'objectif était d'en fabriquer plusieurs versions, en faisant varier certains paramètres – dont, une nouvelle fois, l'épaisseur et la composition d'une couche en particulier, ici en nitrure de gallium-indium (InGaN).

Chacune était alors confrontée à des tests permettant de mesurer les propriétés de contact électrique, afin d'identifier les paramètres optimaux.

Les résultats de ces expérimentations ont également été publiés dans un article scientifique.

À présent, les chercheuses et chercheurs souhaitent s'appuyer sur leurs travaux de simulation pour fabriquer et tester le transistor PMOS dans son ensemble. Une fois abouti, ce dernier pourrait être employé pour produire des convertisseurs de petite taille, en vue, par exemple, de réduire les dimensions des chargeurs utilisés pour les ordinateurs, les téléphones, ou encore les véhicules électriques.​

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